Diseño de hardware e implementación de la palanca de cambios derecha
La implementación de Verilog HDL incluye dos versiones: una versión básica de 8 bits y una versión mejorada de 32 bits.
La versión básica utiliza una declaración de caso para implementar la selección del modo de turno fijo.
La versión mejorada agrega un puerto de control de cambios dinámico y maneja cambios aritméticos a la derecha a través de un circuito de generación de bits de signos.
El diseño de lógica combinacional elimina la necesidad de registros de desplazamiento, reconfigurando directamente el patrón de bits a través de un selector de datos.
La verificación a nivel de placa-utiliza el entorno de desarrollo Quartus II, con formas de onda funcionales probadas en una placa de desarrollo Altera DE2.
Elementos de integración del sistema
El diseño de la máquina modelo requiere una extensión del conjunto de instrucciones para soportar las operaciones de turnos. Las codificaciones de instrucciones típicas incluyen un campo de selección de modo de 4 bits. Los problemas clave a abordar durante la integración del sistema incluyen:
Alineación temporal de señales de control con ciclos de operación de ALU
Mecanismo de resolución de conflictos para indicadores de registro de estado
Diseño de derivación de datos en el proceso de instrucción. En la arquitectura de sistemas informáticos, este componente aparece como una característica de hardware transparente para el programador, y los detalles de implementación se manejan a nivel de microarquitectura.
